Category:Semiconductor devices fabrication
Bước tới điều hướng
Bước tới tìm kiếm
manufacturing process used to create integrated circuits | |||||
Tải lên phương tiện | |||||
Là một | |||||
---|---|---|---|---|---|
Là tập hợp con của |
| ||||
Vị trí | semiconductor fabrication plant | ||||
| |||||
![]() |
Thể loại con
Thể loại này có 21 thể loại con sau, trên tổng số 21 thể loại con.
B
C
- CMOS manufacture (13 F)
D
E
F
I
L
M
N
P
S
T
- Thermosonic bonding (6 F)
- Transistor dies (160 F)
W
Tập tin trong thể loại “Semiconductor devices fabrication”
67 tập tin sau nằm trong thể loại này, trong tổng số 67 tập tin.
-
14 nm half-pitch multipatterning.png 910×375; 23 kB
-
14 nm half-pitch multipatterning.svg 743×337; 49 kB
-
4-fach-NAND-C10.JPG 967×1.206; 1,6 MB
-
7 nm litho options.png 859×582; 410 kB
-
Alu bridge.jpg 1.020×694; 214 kB
-
Anti-spacer Double patterning.png 815×593; 16 kB
-
APD structure.svg 750×678; 27 kB
-
APD with Superlattice.svg 681×633; 8 kB
-
APD.png 400×290; 21 kB
-
Ballbond-trand.png 2.331×1.197; 148 kB
-
Bell telephone magazine (1922) (14569544079).jpg 2.064×1.684; 1,34 MB
-
Bivar-logo.png 213×60; 3 kB
-
Buried zener structure-en.svg 521×283; 5 kB
-
Buried zener structure.svg 521×283; 16 kB
-
Buried zener vs npn epi.svg 521×616; 26 kB
-
Centrotherm diffusion furnace at LAAS 0489.jpg 2.592×3.872; 3,85 MB
-
Centrotherm diffusion furnace at LAAS 0491.jpg 2.592×3.872; 3,78 MB
-
Centrotherm diffusion furnace at LAAS 0493.jpg 2.592×3.872; 4 MB
-
Centrotherm diffusion furnaces at LAAS 0481.jpg 2.592×3.872; 4,22 MB
-
Comparison semiconductor process nodes.svg 990×765; 72 kB
-
Dicing blade.jpg 578×443; 87 kB
-
Diferencia estructura.PNG 552×240; 41 kB
-
DRAM burried capacitor configuration.svg 800×600; 4 kB
-
DRAM self-aligned storage node locations.png 706×550; 52 kB
-
DRAM trench configuration 2.svg 512×512; 4 kB
-
DRAM trench structure configuration1 1.svg 512×512; 6 kB
-
DRAM trench structure configuration1.svg 800×600; 6 kB
-
Field-induced MRAM schematic ja.png 5.464×4.672; 132 kB
-
GeS CVD setup.png 1.254×607; 89 kB
-
GST CVD setup.png 467×233; 55 kB
-
GST CVD setup.tif 1.074×538; 220 kB
-
Illustration of C-V measurement.gif 322×308; 93 kB
-
KO fig21 applications Corelv11.png 1.748×1.799; 483 kB
-
Laser diode with case cut away.jpg 512×437; 118 kB
-
LELE challenge.png 472×353; 5 kB
-
Lift-off (microtechnology) process.svg 512×664; 31 kB
-
Lift-off-Verfahren (Fehlerbilder).svg 1.100×600; 44 kB
-
Lift-off-Verfahren (Halbleitertechnik).svg 1.024×756; 41 kB
-
Line cut location offset.png 417×442; 6 kB
-
Main applications of ALD.png 1.692×1.718; 317 kB
-
Microprocessore silicio germano.jpg 250×324; 21 kB
-
Molecular Beam Epitaxy.png 1.400×739; 153 kB
-
Moore Kosten.png 943×665; 36 kB
-
OR2 layout.PNG 678×348; 19 kB
-
Organic transistor Greek.png 415×211; 95 kB
-
Overflow.svg 1.000×800; 24 kB
-
Overlay - typical model terms DE.svg 617×591; 16 kB
-
Piranha solution.png 864×1.536; 1,55 MB
-
SADP challenge.png 504×497; 8 kB
-
SADP then SATP.png 668×253; 8 kB
-
Salle blanche ensim.jpg 4.256×2.832; 5,61 MB
-
Schottky-Transistor-Side.svg 364×204; 22 kB
-
SE Making Ingot Step 02.svg 346×371; 11 kB
-
SE Making Ingot Step 03.svg 317×329; 12 kB
-
SE Making Ingot Step 04 ver01.svg 310×376; 16 kB
-
Self-aligned silicidation.svg 1.990×692; 52 kB
-
SemiconductorProcessSize.png 1.440×852; 48 kB
-
Siliconchip by shapeshifter.png 1.276×891; 1,83 MB
-
Spacer formation (DE).svg 875×361; 14 kB
-
Spacer Patterning.JPG 393×576; 19 kB
-
Spacer trimming.png 1.157×484; 17 kB
-
The entrance of 3S Silicon Tech., Inc.jpg 898×783; 386 kB
-
Trilogy WSI Wafer.png 1.920×1.920; 7,45 MB
-
Two-bar challenge.png 601×351; 8 kB
-
Wafermap showing fully and partially patterned dies.svg 657×657; 103 kB